Publié le 2024-02-29 14:35:00. AMD prépare une nouvelle génération de processeurs Zen6 qui promettent des gains significatifs en performance et en efficacité énergétique, notamment grâce à une architecture mémoire repensée et à une augmentation de la puissance de calcul des nombres entiers.
- Les processeurs Zen6 pourraient atteindre jusqu’à 24 cœurs par socket.
- AMD améliore la capacité de la mémoire cache L3 et optimise la communication entre les différents composants du processeur.
- Une augmentation du nombre de planificateurs INT à six pourrait améliorer les performances globales, en particulier pour les tâches gourmandes en mémoire.
AMD s’apprête à franchir une nouvelle étape dans l’évolution de ses processeurs. La prochaine génération, baptisée Zen6, se concentrera sur l’amélioration de l’efficacité et de la réactivité du système, en particulier au niveau de la mémoire. Les ingénieurs de l’entreprise travaillent sur plusieurs fronts pour réduire la latence et augmenter le débit des données.
L’un des principaux changements concerne la capacité de la mémoire cache L3, qui passera de 32 Mo à 48 Mo par puce (chiplet). De plus, la connexion entre les différents chiplets composant le processeur et le chiplet central sera désormais directe, en silicium, éliminant ainsi l’interface SERDES et réduisant la latence. Le contrôleur DDR5 sera également mis à jour pour prendre en charge des fréquences plus élevées et des latences plus faibles. Pour les modèles X3D, AMD a développé une nouvelle version de sa mémoire V-cache, augmentant sa capacité de 64 Mo à 96 Mo.
Au-delà des améliorations matérielles, AMD semble également apporter des modifications importantes au niveau de l’architecture interne des processeurs. L’utilisateur InstLatX64 a mis en lumière un détail intéressant : les processeurs Zen6 intégreront six planificateurs INT (entier), contre un seul pour Zen5. Bien que les schémas officiels d’AMD indiquent deux planificateurs INT pour Zen5, le passage à six représente un changement majeur.
L’augmentation du nombre de planificateurs INT vise à améliorer l’efficacité des opérations sur les nombres entiers, mais pourrait également avoir un impact positif sur les tâches gourmandes en mémoire. En effet, le calcul des adresses mémoire est effectué par le pipeline INT (via l’AGU – Address Generation Unit), car les adresses sont des valeurs entières. Si ce pipeline est surchargé, il peut devenir un goulot d’étranglement, ralentissant même les opérations de mémoire. En renforçant ce pipeline, AMD espère fluidifier le flux de données et optimiser les performances globales.
Ce changement ne semble pas être le fruit du hasard. Il s’inscrit dans une stratégie globale visant à éliminer les goulots d’étranglement du sous-système mémoire, et à garantir que les performances des processeurs Zen6 ne soient pas limitées par la vitesse de la mémoire DDR5. AMD semble donc avoir conçu une architecture cohérente et optimisée pour tirer le meilleur parti des dernières technologies.
Pour illustrer l’évolution de l’architecture Zen, vous pouvez consulter les schémas suivants : Schéma d’architecture Zen 2, Schéma d’architecture Zen, Schéma d’architecture Zen 3, Schéma d’architecture Zen 4 et Schéma d’architecture Zen 5.
